引言
频率源是通信系统、雷达系统、仪器仪表等现代电子系统的核心部分，其性能的优劣直接影响到整个系统的稳定性，目前的频率合成方法有多种，其中，应用的有直接数字频率合成技术（Direct Digital Synthesis，DDS）和锁相式频率合成器（Phase Locked Loop，PLL）两种，但二者又有各自的优缺点。DDS具有较高的频率精度和杂散抑制，但宽频带是其实现难点；而PLL具有较高的频率输出带宽，但是输出频率不可避免的相位噪声和杂散是其缺陷。本文论述的宽带步进频率信号源设计结合了二者的优势，能够产生低噪声杂散并且高输出带宽的信号。
由于近些年来，宽带步进频率信号独特的优势在通信和臂达系统中得到了的应用，本文重点讨论LS波段宽带步进频率信号源设计方法，考虑到FPGA具有较高的系统集成和时序控制性能，设计采用Xilinx公司的spartan3系列FPGA进行频率源模块的配置和控制，使频率源输出的频率能够满足设计要求。
1 频率合成器的工作原理
频率合成器芯片采用ADI公司的宽带频率合成器芯片ADF4350。该芯片是一款内部集成VCO、鉴相器、电荷泵、分频器等的低噪声杂散PLL（锁相环）芯片。VCO基波输出频率范围为2 200～4 400 MHz，支持小数和整数N分频，利用输出端的1／2／4／8／16分频电路可以产生带宽为137．5～4 400 MHz频段内的任意频率。片上VCO内核由3个独立的VCO组成，其输出灵敏度为33 MHz／V，每个VCO使用16个重叠频段，可以仅通过0．5～2．5 V压控范围，便可以控制整个频带的频率输出，该芯片采用5 mm×5 mm封装，具有集成度大、可靠性强、功耗低等特点。ADF 4350的详细信息见参考文献。
ADF4350频率合成器的参考频率fREF由外部提供，该频率经芯片内部R分频器后提供给鉴相器，作为鉴相参考频率FPFD。射频输出RFOUT的反馈频率经内部N分频器后输出的频率为FN，鉴相器将FN与FPFD比较后的相位差转换为与之成比例的脉冲，提供给电荷泵。电荷泵产生携带误差信息的推拉电流，经芯片外部的环路滤波器积分转换成携带相位差信息的调谐电压，调谐片上VCO的压控端，控制并输出相应的频率。片上VCO的输出频率经输出分频器（1／2／4／8／16）电路输出，产生所需射频输出信号：
RFOUT=FPFD×［INT+（FRAC／MOD）］／RFD （1）
其中，INT为芯片内部N分频器的整数分频值，FRAC和MOD分别为N分频器的小数分频系数的分子和分母值，射频输出端分频系数RFD为1／2／4／8／16。通过FPGA配置，有规律的调整鉴相参考频率FPFD或者内部N分频器的分频值便可以实现宽带步进频率信号源的设计。ADF4350硬件外围原理图如图1所示。
电阻R1用来选择是否使用ADF4350的快速锁定模式，具体阻值根据环路带宽值通过ADIsimPLL仿真工具计算。本系统选用非快速镇定模式，因此实际电路中R1电阻部分为开路。硬件电路的可测性设计可以方便后期的系统硬件调试。考虑到高频信号的电路传输特点，将各电源和主要引脚添加了滤波电容，频率输出端采用双端口差分形式输出，提高了频率输出的抗干扰特性。
2 步进频率源的参数设计
本文讨论的宽带步进频率源参数为：工作频段为1．1～2．124 GHz，射频输出步进频率间隔为2 MHz，即每个步进周期共输出512个扫描频率值。输出功率可调。单频点相位嗓声优于-90 dBc／Hz@10 kHz，杂散优于-60 dBc。
通过硬件调试发现，每次更新N分频器的分频值产生步进频率，由于分频值的变化差异，导致芯片内部锁相环完全失锁，一段时间后再重新恢复锁定。在此期间，VCO的压控端将出现较大的抖动，延长锁定时间，输出杂散严重，因此本文重点讨论以下实现方案。
固定ADF4350内部分频器的值，通过调整FPFD，使射频输出端产生满足要求的宽带步进频率信号。DDS具有极高的频率分辨率和极短的转换时间，但其工作带宽和输出最高频率受到限制。而锁相频率合成器具有很高的工作频率和带宽，但其转换时间相对较长。因此本方案将二者结合起来，融合二者优势，便可获得较高性能的频率输出。通过DDS控制改变FPFD产生满足要求的宽带步进频率信号，内部寄存器分频值没有随步进频率的变化而改变，因此镇相环失锁时间很短，频率输出杂散抑制良好，满足设计要求。整体实现框图如图2所示。
设定ADF4350频率合成器R分频器中的分频参数为0。鉴相参考频率等于外部参考频率即fREF=FPFD。设定系统工作在低噪声模式，射频输出分频器为2分频，反馈端设定为VCO基频。本方案选用的DDS芯片为ADI公司的低成本、低相位噪声芯片AD9850，其频率输出计算公式为：
fDDS=（Phase×CLKIN）／232 （2）
其中，Phase为相位累加器的值，CLKIN为DDS参考输入频率，本文DDS的参考频率由FPGA内部数字时钟管理单元DCM经6倍频输出提供，为120 MHz。
根据频率输出参数设计要求，设定频率源芯片内部分频器值INT=160，FRAC=0，MOD=20。则由公式（1）
可知：
RFOUT=FPFD×［INT+（FRAC／MOD）］／RFD=FPFD×［160+（0／20）］／2=80FPFD
为了使RFOUT能够输出1．1～2．124 GHz带宽并且以2 MHz为步进的扫描信号，则FPFD相对应的扫描频率范围为：
FPFD=（1．1～2．124）GHz／80=13．75～26．55 MHz步进间隔为；△FPFD=2 MHz／80=25 kHz
由于R分频器不参与分频倍频工作，则有fDDS=fREF=FPFD，△fDDS=△FPFD。由公式（2）可知：
Phase配置数据应为492 131 669～950261 514，数据更新间隔为894 785，将Phase全部的配置数据利用Matlab软件计算得出，通过FPGA以一定时序配置DDS即可控制ADF4350输出端产生满足要求的宽带步进频率信号。
3 测试结果
ADF4350具有两路射频输出，硬件设计考虑到系统的可扩展性，分别将主输出转换成单端模式，传输至下一级。辅助射频输出端设计为差分输出模式，方便系统功能扩展。电路采用3．3 V单电源供电，实际PCB如图3所示。
利用示波器测试VCO压控端，在100 kHz环路带宽情况下，10倍电压放大显示电压抖动如图4所示，测定锁定时间约为12μs。
通过R&S公司FSP频谱分析仪，分别对单频和步进频率进行实际测试。单频点测试通过FPGA编程配置射频输出功率为+1 dBm，测试输出功率与相位噪声，测试结果如表1所列。
测频单点频率输出为1．5 GHz，频谱分析仪的SPAN宽度为50 MHz，输出功率为0．22 dBm，相位噪声为-93．83 dBc@10kHz，测试结果如图5所示。
由FPGA配置，设定每个步进频点的保持时间为100 μs，通过频谱分析仪，测试宽带步进频率的功率值，结果如图6所示。
根据测试结果，本方案设计各项指标基本满足设计要求。由于传输线的衰减和反射作用，导致步进频率扫描输出功率不够平稳。本文设计的宽带步进频率源的后级可通过扩展数控衰减器、放大器、选频滤波器等网络，将有利于调整输出功率的平稳度和带外杂散抑制。
结语
本方法设计的LS波段宽带步进频率信号源结合了DDS和锁相环芯片二者的优点，在FPGA的综合配置、控制下完成了满足要求的频率源设计要求。如果将VCO的基准电压更新频率按其16重叠频段设置，即整个频率输出仅更新16次基准电压，那么在单个VCO线性区间，输出频率的稳定时间将为纳秒级，该方法将在后期的设计中重点研究。采用本方法设计的宽带步进频率源具有集成度高、频率稳定性能好、电路简单、低功耗等特点。该频率源作为通用电子设备频率源，可通过FPGA配置输出135 MHz～4．4 GHz的带宽输出，具有的工程实用价值。
