FPGA设计中，时序约束对于电路性能和可靠性非常重要。
本文将详细介绍衍生时钟约束和时钟分组约束设置，给出了详细的约束命令和示例介绍。
衍生时钟（Generated Clocks），也叫生成时钟，是从FPGA的主时钟信号派生出来的子时钟信号。
这些子时钟信号可以在FPGA内部的不同区域使用，以满足不同模块的需求。通常是由MMCM或PLL或由组合逻辑生成的倍、分频时钟信号。
衍生时钟与源时钟的关系如下：
衍生时钟的约束，需要可以在时钟树中加入生成的时钟，可以使用create_generated_clock命令来定义衍生时钟的时钟约束。其语法如下：通过create_generated_clock命令，我们就可以非常灵活地定义衍生时钟的时序约束，并将其与主时钟相结合，保证电路的稳定性和正确性。
创建时钟示例：衍生时钟通常有两种情况：“FPGA开发软件自动推导的衍生时钟”和“用户自定义的衍生时钟”
对于FPGA开发软件自动推导出来的衍生时钟，比如MMCM和PLL分频输出来的时钟，可以不用写入时序约束，只需要对输入MMCM和PLL的主时钟做时序约束即可。
用户自定义的衍生时钟，通常指的是用户通过组合逻辑构建的分频时钟，这就需要我们自己来写衍生时钟约束。
FPGA电路中除了主时钟以外，还有很多其衍生时钟，如DFF的时钟、时钟分频器的时钟等。
这些时钟对于电路性能和可靠性非常重要。
所以需要将这些衍生时钟和主时钟分组，并定义之间的层次关系，以确保电路的稳定运行。
在Vivado中可以使用set_clock_groups命令来定义时钟分组。其语法如下：1、两个主时钟是异步关系2、验证同一个时钟端口下，不同时钟频率的时序是否收敛
通过MMCM生成有两个时钟输入BUFGMUX时，只有一个时钟会被使用，这时设置的时序约束为：
本文详细介绍了衍生时钟约束和时钟分组约束，这两个是在时序约束中常见的写法，大家在学习时序约束时，可以对照着学习理解。
