FPGA IP核开发流程概要

开发和验证 FPGA IP 不仅仅是编写 HDL，而是需要更多的思考。让我们来看看如何做吧！

FPGA IP核开发流程概要

介绍

当我们开发基于 FPGA 的解决方案时，我们会尽可能利用手上的 IP，因为这会加速开发。在某些情况下，我们需要使用自定义 IP 核，以应对新项目。

开发和验证此 IP 块会带来一些挑战，如果做得不正确，可能会让项目进度变得缓慢。

当然，在使用 FPGA 时，我们需要考虑的关键事情是需要首先考虑我们希望实现的功能，以及遵循正确的开发流程。

为了说明这个过程，我们以实际项目为示例，过程如下：

定义需求

创建微架构和接口

编写模块的RTL描述

开发 RTL 接口的总线功能模型

创建仿真平台进行验证

要求

示例项目，我们将创建一个简单的 AXI Stream QSPI 从接口IP，具有以下要求：

创建IP的这些要求非常简单。然后，我们可以将该模块与之前的项目集成，例如：可以通过 QSPI 访问芯片内的AXI4总线。

微架构和接口

接下来我们需要创建微架构，这意味着我们需要了解串行存储器模式下的 QSPI 是如何工作的。

READ4IO 和 PP4IO 的波形如下所示

首先使用单线到 IO0 来发送命令 0x38（用于写入操作）或 0xEB（用于读取操作）。

命令发送后，将使用所有 IO 执行事务的其余部分。

对我们架构的影响是，我们需要一个 8 元素移位寄存器用于 IO0，2 元素移位寄存器用于 IO1-3。收到命令后，我们就可以仅使用 IO0 寄存器的较低两个元素。

我们的微架构需要能够执行以下操作

通过识别 CSn 的下降沿来检测新事务

启用新事务后检测 SCK 上的上升沿

使能数据移入 IO0 寄存器

一旦 8 位数据位于 IO0 寄存器中，具体取决于检查是否有效的读或写命令

对于写使能 IO1-3 以及 IO0 - 每两个 SCLK 在 AXIS 接口上输出一个字节的数据。确保 IO 驱动程序在该状态下处于三态。

对于读取，在虚拟时钟周期期间，从 AXIS 接口读取

对于在虚拟周期结束时读取，输出 IO0-IO3 上的数据

CSn 的取消断言会停止事务并复位状态机等。

微代码架构完成后，我们就可以编写 HDL。

设计微架构时的关键要素是以合理的方式定义接口，尤其是 FPGA 内部与其模块连接的接口。虽然定义自己的接口可能很爽，但是还是要选择行业标准，例如 AXI 等。这样不仅能够轻松定义接口，同时确保其开发人员在集成时能够轻松使用。使用行业标准还简化了接口验证，因为可以使用标准 BFM，随着时间的推移，还会建立一个有用的 IP 模块存储库，可以在多个项目中重复使用，从而减少开发时间和同类型项目成本。

该块使用 AXI Stream 通过 QSPI 接口发送和接收数据。

HDL 设计

该设计的 HDL 可以在文末看到。

IP 的接口如下是：

设计中的状态机：

HDL 完成后，下一步是仿真验证。

仿真

我们如何通过创建测试平台来验证 FPGA 设计是否按预期工作。测试台对被测单元 (UUT) 施加激励并观察 UUT 的输出，以确保其行为符合预期。

本次我们不想使用波形进行验证，我们检查 UUT 的行为并将其记录到文件中，验证其是否按照预期运行。

如果我们发现预期结果存在异常，我们再使用波形来调试 UUT。

每个测试用例都是一组独特的激励，将特定测试应用于 UUT 以检查该激励的特定结果。

创建这些测试用例可能很复杂，并且是验证过程中最耗时的部分。根据 UUT 的复杂性，可能有少量测试用例，也可能有数十个甚至数百个。