FPGA工程师都知道，Verilog代码绝大部分都是always语句，结构基本上都是一致的，为了减少重复性的工作，让工程师专注于设计实现，明德扬精心制作了常用模板，只要你安装好明德扬提供的GVIM，就能使用这些模板了。
时序逻辑的模板
在GVIM输入“Module”并回车，如下图所示
就能得到下面的时序逻辑的模板。
模块的模板包括了输入输出信号列表、信号定义，组合逻辑和时序逻辑等，这是一个模块常用的组件。学员只需要理解各个部分的意义，按要求来填空就可以，完全没有必要去记住。我看很多学员刚开始学习时，花费大量的时间去记住、背熟模块，这是没有意义的。
输入“Reg”并回车。
就能得到单比特的reg信号定义
输入“Reg2”并回车
就能得到2比特的reg信号定义
输入“Reg8”并回车
就能得到8比特的reg信号定义
类似的快捷命令有：
要使用上面快捷命令，需要明德扬的配置文件，欢迎关注明德扬公众号“fpga520”，或群97925396索取。口号：多用模板，减少记忆，专注设计。
