为何eFPGA比标准FPGA更高效?主要有如下三大原因。
原因1。如下图，传统FPGA构架中，周围的红色边框放置可编程I/O、高速SerDes及各种接口控制器，这些会占有30%~40%面积。如果做成嵌入式FPGA，这些面积可以省掉。下图公式展示的FPGA和片芯面积的比例。
图：核心电路与边缘电路的比例
那么为何Speedcore比标准FPGA更高效?
原因2。微软在其有关Catapulit项目(注：某云加速与计算项目)的白皮书中介绍了云规模的加速架构。其中增加了一些术语，有shell(壳)和应用。shell是I/O及电路板相关的逻辑电路，应用是在核心逻辑上实现的核心应用。
在此研究中，这些shell一旦固定到应用中，这些可编程不能被可编程(即固定下来了)。另外，核心应用是会改变的。因此如果拿掉shell，会节省44%的面积。
图：如果去掉shell，会节省近一半的面积(注：左右两图的左上角均为“FPGA IO”)
原因3。在把shell剥去的基础上，又增加了自定义的custom block，这是由客户自定义的，分布在speedcore架构之中，有了这种custom block，面积会缩小75%，同时有更低功耗和更高的性能。
基于以上三个原因，即裁剪了FPGA的可编程I/O，shell资源去掉，另外提高了custom block，因此片芯面积大大缩减(如下图)。
图：与独立FPGA相比，把Speedcore的三个优势
Achronix公司不久前推出的定制化的Speedcore custom blocks(定制模块)，可以实现最小的片芯面积，提供ASIC级的性能，去构建独立FPGA芯片无法提供的功能。
Achronix作为FPGA的后来者，今年也要跨入1亿美元俱乐部。新产品Speedcore 推出一年已占营收1/4，未来三年将占半壁江山。在夹缝中生长，Achronix的商业模式就是不走寻常路。
