“全局时钟和第二全局时钟资源”是FPGA同步设计的一个重要概念。合理利用该资源可以改善设计的综合和实现效果；如果使用不当，不但会影响设计的工作频率和稳定性等，甚至会导致设计的综合、实现过程出错。Xilinx FPGA7系列分为全局时钟(Global clock)和局部时钟(Regional clock)资源。目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。
外部时钟输入都要通过差分时钟引脚对（clock-capable）进入FPGA，单端时钟可以用单端输入（P端），具有时钟功能输入的引脚在每个IO bank的SRCC和MRCC，如下图。
全局时钟和局部时钟使用的资源不一样，全局时钟要靠BUFG驱动，将时钟信号放在时钟树上，保证到整个芯片的任意一个触发器是电延时等长的，局部时钟靠BUFR驱动，只在一个bank内用（使用的第二全局时钟资源）。
第二全局时钟资源其实是通过片内的高速行列总线来实现的。而不像全局时钟总线是一条专用总线。第二全局时钟总线是通过软件布线得出的，所以硬指标肯定比不过全局时钟总线的，特别是当你在已经有80%以上的布线率的情况下，可能会出现约束第二时钟资源失败的情况。
