本文介绍利用矢量旋转的CORDIC（COordination ROTAtion DIgital CoMPUter）算法实现正交数字混频器中的数控振荡器（NCO）的方法。推导了CORDIC算法产生正余弦信号的实现过程，给出了在FPGA 中设计数控振荡器的顶层电路结构，并根据算法特点在设计中引入流水线结构设计。
在正交数字混频器中，采用数字频率合成技术，可以将数字处理延续到正交调制之后或正交解调之前，滤波器和增益控制就可以用数字方法实现，I、Q两路也就不会存在增益的不平衡，加上数控振荡器（NCO）的低正交误差，可以使系统误差降低到数据的最低比特（LSB）的高精度范围。正交数字混频器更容易与数字信号处理技术结合，使得数字调制更加灵活，进而实现软件无线电所要求的软件可更改的调制解调。
数控振荡器是正交数字混频器的核心部分，具有频率分辨率高、频率变化速度快、相位可连续线性变化和生成的正弦P余弦信号正交特性好等特点。而且NCO的相位、幅度均已数字化，可以直接进行高精度的数字调制解调。随着数字通信的发展，传送的数据速率越来越高。如何得到一个可数控的高频载波信号是实现高速数字通信系统必须解决的问题。为此，对如何在FPGA中实现高速正交数字混频器中的数控振荡器的方法进行了探讨。
数控振荡器的基本实现原理
数控振荡器的作用是产生正交的正弦和余弦样本。传统方法是采用查表法（LUT），即事先根据各个正余弦波相位计算好相位的正余弦值，并按相位角度作为地址存储该相位的正余弦值，构成一个幅度P相位转换电路（即波形存储器）。在系统时钟的控制下，由相位累加器对输入频率字不断累加，得到以该频率字为步进的数字相位，再通过相位相加模块进行初始相位偏移，得到要输出的当前相位，将该值作为取样地址值送入幅度P相位转换电路，查表获得正余弦信号样本。对于一个相位位数为n ，输出信号幅度位数为M的数控振荡器，所需查找表大小为M×2n 。为了提高数控振荡器的频率分辨率，往往需要扩大波形存储器的容量，造成存储资源的大量消耗。而且，当需要外挂RAM 来存储波形时，由于受到RAM读取速度的影响，数控振荡器的输出速率必然受到制约。当需要设计高速、高精度的数控振荡器时，不宜采用查表法。
为了避免使用大容量存储器，可以考虑利用算法来产生正余弦样本。基于矢量旋转的CORDIC算法正好满足了这一需求，该算法主要用于计算三角函数、双曲函数及其一些基本函数运算。有线性的收敛域和序列的特性，只要迭代次数足够，即可保证结果有足够的精度。Walther JS于1971年提出了统一的CORDIC形式。假定初始向量V1（x1 ，y1）旋转角度θ后得到向量V2（x2，y2）：
若每次旋转的角度θ是正切值为2 的倍数，即θi=arctan（2-i），则cosθi=（1+2-2i）-1/2 。假设以δi代表矢量的旋转方向，+1表示逆时针旋转，-1表示顺时针旋转，故第i 步旋转可用下式表示：
可见，迭代运算不能使幅值比例因子恒为1。为了抵消因迭代产生的比例因子的影响，可将输入数据X，Y校正后再参与运算，以避免在迭代运算中增加校正运算，降低CORDIC算法的速度。由此运算迭代式可以简化成：
式（5）运算仅通过加法器及移位器就可以实现。若用Zi表示第i次旋转时与目标角度之差，则：
将所需产生的角度值作为z0输入，通过式（5）、（6）的迭代运算，迭代结果输出的xn和yn就是所需要的三角函数值。
数控振荡器的FPGA实现
图1是数控振荡器的顶层电路。由图可见，频率控制字寄存器将接收到的的频率控制字送入相位累加器，相位累加器对系统时钟进行计数，每到达输入频率控制字的值即对相位进行累加，随后将累加值送入相位相加器，与相位控制字寄存器接收到的初始相位进行相加，得到当前的相位值。其中，相位累加器是决定NCO性能的一个关键模块，可以利用FPGA器件的进位链实现快速、高效的电路结构。由于进位链必须位于临近的逻辑阵列块CLB和逻辑单元LC内，所以长的进位链会减少其逻辑使用的布线资源；过长的进位链也会制约整个系统速度的提高。设计中采用进位链和流水线技术相结合的办法。所谓流水线技术，即把在一个时钟内要完成的逻辑操作分成几步较小的操作，并插入几个时钟周期来提高系统的数据吞吐率。采用以上做法实现的相位累加器既能保证具有较高的资源利用率，又能大幅提高系统的性能和速度。
经过上述相位的处理之后，即可获得具有所设定初始相位的一定频率的正余弦相位序列，将此序列送入基于CORDIC算法的波形发生器，最终获得两路正交的正余弦输出序列。
图1 NCO的顶层电路结构
CORDIC迭代算法的最直接的实现方法是，只设计一级CORDIC运算迭代单元，然后在系统时钟的驱动下，将本级的输出作为本级的输入，通过同一级迭代完成运算。这种方法虽然很直观，但是为了将计算结果提供给下一级运算而导致占用了大量的寄存器，带来许多额外的资源消耗。而最大的缺点是运算速度较慢（需要n-1个时钟周期才能输出一个数据），不利于数据的高速实时处理。
因此在实际设计中，采用的是图2所示的由16级CORDIC运算单元组成的流水线结构，正常工作时只需1个时钟周期就能输出1个数据，为数据实现高速实时处理提供了前提。每一级实现的功能是根据式（5）进行一次迭代，移位的位数等于当前的迭代级数，加减法选择由该级中Z 的最高位（符号位）决定，得到下一级的X 、Y 和Z 的值。经过16级流水线运算后，Z的值变为0，X 和Y 的值则为初始值z0的余弦和正弦值。每一级电路结构主要包括2个移位器和3个加（减）法器，级与级之间直接相连，不需要额外的寄存器。θi 的值为arctan（2-i），可将该小数转换为二进制数后，存储于存储单元中，为每一级流水线提供查找表。若对于16级的流水线结构，则的范围是0～15。
图2 CORDIC迭代算法的流水线结构
设计中还应该注意迭代序列所能覆盖的角度范围，若直接采用n 级迭代序列：0 ，1 ，2 ，…，n - 1 ，则迭代所能覆盖的角度范围仅有- 99.9°～99.9°。本设计采用了增加迭代次数的方法来扩大角度覆盖范围，即增加两个i = 0 的迭代，将迭代序列扩展为0，0，0，1，2，…，n-1，从而使角度覆盖范围也扩大到-π～π。
数控振荡器的仿真结果及性能分析
利用Altera公司的QuartusII软件，采用VHDL硬件描述语言对上述数控振荡器结构进行描述，在Modlesim上通过功能仿真，结果正确后综合出电路网表，最后将程序下载至Altera公司生产的Stratix器件EP1S20B780C6实现。
由于设计中采用了Stratix器件，该器件的32位加减器工作频率可以达到90MHz以上，为产生高速的正交信号提供高速可靠的的工作时钟。考虑到NCO的工作时钟瓶颈是在相位累加器，因此可以根据具体需要缩减相位累加器的位数来提高NCO的工作时钟。本文设计的NCO工作时钟为100MHz，相位累加器的位数为16位，输入的频率控制字为4CCCH，根据公式：
其中：Φword为输入的频率控制字；fclk为工作时钟；N为相位累加器位数，可算出NCO输出的正余弦信号的频率；fout为30MHz ；频率分辨率Δf ≈1.5 kHz。频率分辨率说明了若通过输入频率控制字来改变输出正余弦信号的频率时，可以达到1.5 kHz 的最小步进。另外，也可以根据实际需要的频率改变输入频率控制字值。当然，NCO输出频率的上限要受到Nyquist定律的限制，即fout的最大值为fclkP2，实际设计一般不大于0.4fclk。图3为数控振荡器的部分仿真时序图。
图3 NCO的部分仿真时序图
结语
研究了正交数字混频器中数控振荡器的设计与实现方法，着重分析了如何在FPGA器件中利用CORDIC迭代算法产生正余弦信号。结果表明，基于CORDIC迭代算法的数控振荡器，仅用移位寄存器和加法器就可产生正余弦信号，不但省去了传统NCO庞大的存储器资源，而且保留了一般数控振荡器频率分辨率高、频率变化速度快、相位可连续线性变化、生成的正弦P余弦信号正交特性好等特点，非常适用于在正交数字混频器中进行高速高精度的数字调制解调。
