1、引 言
随着可编程逻辑器件的发展，FPGA的应用已经越来越，且用可编程逻辑器件代替传统的普通集成电路已成为发展的趋势。可编程逻辑器件FPGA高集成度、高速度、开发周期短、稳定性好而受到了人们的青睐，并得到了的应用。由于算术逻辑单元（ALU）在运算中对系统性能要求很高，而采用中小规模的集成电路设计的系统既庞大又存在稳定性的问题。用可编程逻辑器件FPGA来实现算术逻辑单元是一个很好的选择。而硬件描述语言（HDL）是使用可编程逻辑器件的不可缺少的工具，所以本文选用VHDL语言。并以设计4位算术逻辑单元为例，来实现算术逻辑单元的功能，又通过纯组合逻辑电路和超级进位方法的应用，使得在高速可编程逻辑器件FPGA的基础上，实现了算术逻辑单元在速度上的进一步优化。
2、电路设计
本算术逻辑运算单元可实现与、或、非、异或、逻辑左移、逻辑右移的逻辑运算和加、减、乘、除的算术运算等10种功能，也可以根据需要进行功能的增
减，这也体现出了用VHDL语言设计硬件系统的灵活性。
2．1 设计思想
该ALU单元采用模块化设计。共划分了4个模块：控制与逻辑运算电路模块（Control）、加减法电路模块（Addsub）、乘法电路模块（Mul）和除法电路模块（div）。总体构成如图1所示。
ALU模块图如图2所示。图中A，B为2个4位的输入；Command为功能选择输入；CIN为加减法的进位和借位输入；COUT为加减法的进位和借位的输出；Resulta和Resultb为2个4位的输出，乘法时Resultb存放积的高4位，Resulta存放积的低4位，除法时Resulta 存放商，Resultb存放余数。
2．2 各模块分析
（1）控制模块（Control） 该模块对系统的工作进行总体控制。根据对Command输入的信号分析来决定ALU执行的功能，并进行加减法模块、乘法模块、除法模块的选择和输出的控制。在程序中使用3个CASE语句来实现。第1个CASE语句控制逻辑运算的实现，第2个CASE语句控制加减法模块、乘法模块、除法模块的选择，第3个CASE语句控制输出的选择。
（2）加减法模块（Addsub） 本设计中减法运算通过加补码的方式由加法器实现，这样可以简化系统 前进位（有关超前进位的内容可参阅文献［1］的应用，使得加法器速度受进位限制的问题得到解决。
（3）乘法模块和除法模块（Mul，Div） 乘法、除法模块也采用了纯组合逻辑电路的设计。比时序逻辑构成的乘除法器在速度上具有优势。编程原理采用通过逐位相加减的方法来实现。乘法模块源程序如下：
2．3 系统仿真
最后采用VHDL语言中的例化语句对上述各模块进行整合，并对其进行仿真，得到了预期的效果。实现了ALU的各项功能。仿真图如图3所示。
3、结 语
随着EDA技术的发展，可编程逻辑器件FPGA和VHDL语言在硬件电路设计中，越来越显示出其优越性，本设计即是一个很好的验证。通过实际的应用和日常的实验中的使用，该ALU系统体现出了良好的稳定性，在速度上也能很好的满足系统的要求。
