1、约束文件
Xilinx ISE FPGA设计中的约束文件有3类：用户设计文件（.UCF）、网表约束文件（.NCF）、物理约束文件（.PCF），可以实现时序约束、引脚约束、区域约束。
用户在设计输入阶段编写UCF文件，然后UCF文件和设计综合后生成NCF文件，最后再进过实现后生成PCF文件。
UCF文件的优先级最高。
2、UCF文件的语法说明
（1）语法
UCF文件的语法如下：
{NET|INST|PIN} "signal_name" Attribute;
其中，
“signal_name”是指所约束对象的名字，包含了对象所在层次的描述；
“Attribute”为约束的具体描述；语句必须以分号“；”结束。可以用“#”或“”添加注释。
需要注意的是：UCF文件是大小写敏感的，信号名必须和设计中保持大小写一致，但约束的关键字可以是大写、小写甚至大小写混合。例如：
NET "CLK" LOC = P30; #作用：将CLK信号分配到FPGA的P30管脚上。
“CLK”就是所约束信号名。LOC = P30，是约束具体的含义。
对于所有的约束文件，使用与约束关键字或设计环境保留字相同的信号名会产生错误信息，除非将其用" "括起来，因此在输入约束文件时，最好用" "将所有的信号名括起来。
（2）通配符
在UCF文件中，通配符指的是“*”和“?”。“*”可以代表任何字符串以及空，“?”则代表一个字符。在编辑约束文件时，使用通配符可以快速选择一组信号，当然这些信号都要包含部分共有的字符串。例如：
NET "*CLK?" FAST; #作用：将包含“CLK”字符并以一个字符结尾的所有信号，并提高了其速率。
在位置约束中，可以在行号和列号中使用通配符。例如：
INST "/CLK_logIC 遍历level1种的模块，但不遍历更低层的模块
例4-5 根据图4-75所示的结构，使用通配符遍历表4-3所要求的各个模块。
3、引脚和区域约束语法
LOC约束是FPGA设计中最基本的布局约束和综合约束，能够定义基本设计单元在FPGA芯片中的位置，可实现绝对定位、范围定位以及区域定位。 LOC还能将一组基本单元约束在特定区域之中。LOC语句既可以书写在约束文件中，也可以直接添加到设计文件中。换句话说，ISE中的FPGA底层工具编辑器（FPGA Editor）、布局规划器（Floorplanner）和引脚和区域约束编辑器的主要功能都可以通过LOC语句完成。
（1）LOC语句语法
基本的LOC语法如下：
INST "instance_name " LOC = location;
其中“location”可以是FPGA芯片中任一或多个合法位置。如果为多个定位，需要用逗号“,”隔开，如下所示：
LOC = location1,location2,...,locationx;
目前，还不支持将多个逻辑置于同一位置以及将多个逻辑至于多个位置上。需要说明的是，多位置约束并不是将设计定位到所有的位置上，而是在布局布线过程中，布局器任意挑选其中的一个作为最终的布局位置。
范围定位的语法为：
INST “instance_name” LOC=location:location [SOFT];
常用的LOC定位语句如表4-4所示。
使用LOC完成端口定义时，其语法如下：
NET "Top_Module_PORT" LOC = "Chip_Port";
其中，“Top_Module_PORT”为用户设计中顶层模块的信号端口，“Chip_Port”为FPGA芯片的管脚名。
LOC语句中是存在优先级的，当同时指定LOC端口和其端口连线时，对其连线约束的优先级是最高的。例如，在图4-76中，LOC=11的优先级高于LOC
=38。
LOC优先级示意图
（2）LOC属性说明
LOC语句通过加载不同的属性可以约束管脚位置、CLB、Slice、TBUF、块RAM、硬核乘法器、全局时钟、数字锁相环（DLL）以及DCM模块等资源，基本涵盖了FPGA芯片中所有类型的资源。由此可见，LOC语句功能十分强大，表4-5列出了LOC的常用属性。
审核编辑：黄飞
